从CoWoS到CoPoS，AI时代先进封装的下一站在哪里？9月9日至11日，2026国际集成电路创新博览会（IICIE）在深圳举办。作为博览会重点打造的高规格行业会议之一，先进封装与测试技术论坛于9月10日成功举行，聚焦“从CoWoS到CoPoS：共探AI时代先进封装技术演进与供应链布局”主题，汇聚国内外封测领域产学研力量，围绕异构集成、玻璃基板、混合键合、HBM封装、Chiplet生态等前沿议题展开深入研讨。

 透过这场论坛，一个结论愈发清晰：AI算力竞赛的下半场，封装正在成为“胜负手”。

以下是浙江芯植微电子科技有限公司管理运营中心总监徐鹏的演讲内容回顾。

今天的报告主题是“打造国内新锐‘先进封装+独立第三方测试’一站式OSAT平台”。作为行业里的一家新公司，我们想从先进封装和测试代工平台的角度，谈谈对行业当前发展的一些思考，以及公司目前在先进封装领域的项目进展。

从整个产业链的角度来讲，今天大家更多聚焦在 2.5D、3D，以及现在比较热的光电共封（CPO）这些封装形态上。其实从后段的先进封装往前推，这些技术有一个共同的基底，就是中段制程，包括 Bumping 凸块、RDL 重布线、TSV/TGV，再加上晶圆测试。这一块为什么重要？它恰恰也是我们公司目前的核心量产区域，接下来我会重点和大家分享。

先看大的背景：我们现在正处在一个 AI 算力驱动下的“大先进封装时代”。从几组数据来看，全球几大云厂商的 AI 资本开支，2025 年大约是 3800 亿美元，今年接近翻倍，已经到了 6000 亿至 7000 亿美元的量级。这也把全球半导体市场真正推向了万亿美元的级别，据专家预测，未来几年甚至可以达到 2 万亿至 3 万亿美元。

在先进封装这一侧，以 HBM 为代表的产品这几年发展非常快，2026 年的市场规模预计比 2025 年再增长 58%；与之配套的、以 CoWoS 为代表的 2.5D 封装产能，从 2022 年到 2027 年的年复合增长率超过 80%。全球先进封装市场规模，从 2024 年、2025 年开始整体加速，预计六年左右翻一番。中国大陆也是同样的趋势，先进封装的增速接近传统封装的 4 倍。

这背后是行业整体的瓶颈：前道工艺正面临物理极限的挑战，华为前段时间也提出了“韬（τ）定律”；在先进封装这一侧，我们同样要通过不断堆叠、通过异构集成，持续突破瓶颈。

拿一颗典型的 AI 算力芯片，从成本角度做个拆解。可以看到，随着封装层级越来越高，单颗芯片的封装价值量基本上是成倍、甚至指数级地增长：传统封装如果是 1，2.5D/3D 就是几十倍乃至上百倍。以英伟达 B200 这颗芯片为例，目前行业内推算，它的单颗制造成本达到了 6000 多美元，其中六成以上花在了存储和先进封装上，两颗逻辑芯片本身只占一成多。还有一个指标大家可以留意：封装环节的良率损失大约占到 16%，所以良率对整体成本的影响非常关键。

再把这颗芯片具体拆开来看。还是以 B200 为例，它是 2 颗逻辑 die 加 8 摞 HBM3E，每摞 8 层，不算基底 die 的话，一共有 66 颗 die 装进同一个封装体。这就带来了对良率的极限挑战：每个芯粒可能来自不同的厂商，把它们封装到一起，会有一个级联效应，整体良率是单颗良率按 die 的数量做乘方。按 66 颗来算，如果单颗 die 的缺陷率是 0.1%，整体良率大约是 93.6%；如果缺陷率是 1%，也就是单颗良率 99%，66 颗累乘下来，整体良率就只剩一半左右了。

所以，这对测试的要求也带来了三个方面的变化。一是前置，测试越来越往前走，很多测试要在晶圆这个层面去做；二是做深，高速接口、老化、温度应力等项目，也要尽量在晶圆级完成；三是闭环，相关的测试数据需要回流到前面的凸块与重布线工艺，形成良率的闭环。

也正因为这样，凸块、重布线这些中段工艺，加上晶圆测试，已经从配套工序变成了决定良率和交付的关键环节。

芯植微从 2023 年年底成立以来，整体发展节奏非常快。去年四季度，我们首条 12 吋晶圆级先进封装产线通线；承接晶圆测试和后道封装产线的舟山基地，预计今年四季度计划开工。到 2028 年舟山项目全面投产之后，嘉兴、舟山双基地将形成年产 36 万片的规模。同时，我们在上海设有销售中心，深圳销售中心也在筹建。

再介绍一下创始团队。我们的几位创始合伙人都是半导体产业的老兵，原来都是做半导体设备、半导体材料的。董事长汪总的专长在半导体设备，特别是湿法设备，是行业内湿法设备领域的专家；李总目前负责公司的日常经营管理和资本运作；方博士是行业内非常知名的专家，长期致力于高端半导体光刻胶的国产化，在这一领域有很深的建树。这样一支团队，形成了设备、材料工艺和资本运作的“铁三角”，在行业内属于比较稀缺的配置。我们核心的封装、测试技术团队，平均都有 20 年以上的行业经验。此外，我们也和一些高校开展了联合研发与合作。

从业务架构来说，我们一共有三个板块。

第一是晶圆级互连的中段制程。这方面重点讲凸块，目前已经形成六种材料体系，包括金、铜镍金、金银合金、铜柱、锡银和金锡。重布线 RDL 的最小线宽已经做到 2 微米。在 TSV 和 TGV 方面，能做到深宽比 5:1 以上的深孔铜填充，这是面向 2.5D/3D 以及玻璃基板的基础。

第二是晶圆测试。目前除了服务自身以外，也面向客户开放，形成了第三方代工服务，可以提供从测试方案开发、探针卡设计与维修、晶圆探针测试，到 KGD 筛选与数据分析的全流程服务。

第三是后道封装与配套。这部分正在布局，覆盖倒装（覆晶）封装、晶圆后处理，也包括 FT 成品测试。

在这样的组合之下，我们既可以提供全流程服务，也承接单点、单工序的代工，包括定制化的打样开发。

在这些工艺技术积累的基础上，我们从产业链的角度，在设备和材料上也有自己独特的开发：和合作方、股东一起做关键设备的联合自研，以及材料的联合研发。以两款设备为例。

第一是水平电镀机。电镀对凸块（Bumping）的良率与成本非常关键，我们围绕电场、流场、清洗做了很大的优化和改进，片内均一性控制在 6% 以内，片间均一性控制在 2% 以内，达到行业先进水平。最直观的效果是，相比传统垂直挂镀，贵金属方面可以节省 10%—15% 的用金量。

第二是光刻工序。我们采用的是联合自研的大面积扫描式投影光刻技术，分辨率 1 微米，套刻精度在 0.5 微米以内，能够支撑凸块与 2 微米级 RDL 的图形化。

材料方面，对成本影响比较大的是电镀液和光刻胶。电镀液目前是与国内头部的半导体材料上市公司做定制化开发。光刻胶方面，国内成熟的产线基本上还是采用进口材料，我们目前和方博士团队、知名高校已经联合立项，研发 3D 封装光刻胶，样品已经出来了。后续如果能够持续优化，对国内同类产线也会是很大的赋能。

在凸块工艺拓展方面，除了已经量产的金凸块，以及正在导入的铜镍金凸块，我们也在着重推进三个方向的研发：金锡凸块、金银合金凸块，以及超细间距工艺的优化。金锡主要应用于光通信领域，目前正在和客户一起打样、研发。显示驱动方面，除了刚才提到的金凸块和铜镍金，金银合金也在推动，目前已经有小批量的样品。

从实际量产和实验室实测的工艺数据来看，不管是凸块高度的均匀性、单颗凸块的表面高度差，还是可靠性方面，相关技术指标已经能够对标国内一线厂商的公开规格。

在独立第三方晶圆测试方面，我们目前已经可以提供全流程的服务。比较值得一提的是，存储芯片（DDR4 / LPDDR4）的晶圆测试已经量产交付；显示驱动等其他客户的测试方案，也在持续开发过程中。

市场应用方面，从已经量产的业务来看，首先是显示驱动，已经在服务几家头部客户；其次是存储，主要是晶圆测试。在目前比较热门的领域，我们也开拓了新方向，包括 AI 芯片、脑机接口芯片以及光互连。

公司整体的技术路线比较明晰，面向 2030 年，我们有一个“三步走”的计划。目前最关键的，是把现有的金、铜镍金凸块和晶圆测试做到稳产、量产。未来两三年，逐步补齐后道封装，晶圆测试进一步放量；等 2028 年舟山全面投产之后，总产能提升到年产 36 万片。面向 2030 年，我们在 TSV/TGV 以及玻璃基板方面也在持续做技术积累，让 2.5D/3D 能够面向更多的客户。

今天的交流，我们也抱着开放的态度。除了服务好核心的芯片设计公司客户，我们也希望和优秀的同行，以及设备、材料领域的伙伴，在先进工艺验证、联合研发等方面开展合作，一起推动行业向前发展。也欢迎大家到我们嘉兴工厂交流，希望能够建立起业务合作。