9月9日-11日，CIOE中国光博会、IICIE国际集成电路创新博览会与elexcon深圳国际电子展暨嵌入式展在深圳同期举行。过去分别属于光通信、半导体、先进封装和电子系统的技术与产业链，正被AI算力快速汇聚到一起。三个展会越来越像一个完整的“AI算力基础设施展”。
其中，AI算力与光互连无疑是最集中的热点。CPO和硅光正从前几年的技术热点，逐步走向产品和产业化阶段；与此同时，整个光产业链都在加速扩充能力。AI曾经带来的“缺芯”，正在进一步向高速光互连所需要的器件、制造和封装能力延伸，“缺光”开始成为新的产业命题。
这一趋势在技术路线上的表现同样清晰。从IEEE、OIF对200G/lane相关标准和接口的持续推进，到NVIDIA Spectrum-X Photonics、Broadcom等系统与方案端的演进，再到器件端向更高带宽持续突破，光互连已经不再是一个孤立的器件问题，而是标准、芯片、光引擎、先进封装和系统共同推进的系统工程。
就此，在本届光博会期间，芯和半导体围绕AI算力基础设施、高速光互连与系统级设计等前沿方向，与产业界展开深入交流。芯和半导体研发总监温继敏博士发表《AI赋能的EPDA光电融合仿真设计》主题演讲，从高速光互连的系统挑战出发，延伸至EPDA一体化平台、NPO/CPO全链路、玻璃基板与玻璃桥，以及AI驱动的STCO优化。
AI算力跨越两堵“墙” 光正在不断靠近芯片
生成式AI和超大规模数据中心持续推高交换芯片吞吐量，也让高速互连面临两项越来越突出的约束：I/O墙和功耗墙。
随着SerDes速率向112G、224G演进，传统长距离PCB电互连面临更高的高频损耗；为了补偿损耗，系统又需要付出更多均衡与DSP功耗。解决问题的核心路径之一，就是不断缩短高速电互连距离——从传统可插拔光模块FPP，到LPO、XPO、NPO，再到CPO，光引擎持续向ASIC靠近，高速电连接从十几厘米、数厘米逐步缩短至微米级。
但当光真正靠近芯片，新的问题也随之出现。在NPO/CPO架构中，硅光引擎、交换ASIC与先进封装被压缩到越来越接近的物理空间内。此时，设计面对的不再只是单一的信号完整性问题：ASIC的高功耗带来热场变化，硅光器件又对温度高度敏感；封装翘曲、装配偏差会影响光耦合；高速电信号、光信号、热与应力相互影响。电、光、热、应力第一次如此紧密地耦合在同一个系统边界内。
这意味着，传统将电子、光子、封装和热设计分别切开的仿真方式，正在越来越难以回答系统厂商真正关心的问题：当“光”越来越靠近“芯”，过去分别属于光学、电子、封装和系统的设计问题，还能继续分开解决吗？
从EDA到EPDA： 把“电”和“光”拉进同一个系统
针对这一变化，芯和半导体正在构建EPDA（Electronic Photonic Design Automation）光电融合设计与仿真能力。
其核心并不是简单增加一个光学仿真工具，而是从器件、封装、多物理场一直贯通到系统级链路。在光电全链路中，从TX端ASIC出发，经过PCB、连接器、封装、Driver、调制器、光纤或光波导，再经PD完成光电转换，通过TIA等环节最终回到RX端ASIC，各个节点既可以独立分析，也可以进入统一的端到端系统仿真。
其中，无源部分通过3D全波电磁场仿真获得高精度S参数，有源器件则通过行为级或器件级模型描述非线性、抖动和动态电光响应；E/O、O/E接口进一步打通电域和光域，使求解跨越时域、频域以及不同物理域。芯和EPDA由此形成从光芯片、光引擎、多物理场到系统验证的统一环境。
3.2T NPO案例中，封装通道、光引擎和系统链路被纳入同一个仿真拓扑，通过频域小信号分析进行Link Budget评估，再进入时域大信号仿真，观察非线性效应以及最终眼图表现。在目标BER为1e-9的条件下，系统最终得到0.150V眼高和2.03ps眼宽，将过去分散在不同工具、不同环节中的结果，最终转化为可直接判断的系统级指标。
从先进封装到光电融合平台
今年又恰逢第十届中国系统级封装大会。回看过去十年，SiP本身的内涵也在发生变化。
过去，先进封装更多是在解决芯粒之间“如何用电连接得更密、更快”的问题；CPO的到来，则进一步把光接口带进封装，使系统级封装开始从“电互连平台”向“光电融合平台”演进。
玻璃基板、玻璃中介层和玻璃桥正是在这一背景下受到关注。玻璃基板可以面向大尺寸封装承载、PDN和较长距离高速布线；玻璃中介层则可承担细间距RDL/TGV、die-to-die以及PIC/IOX近端接口。进一步通过玻璃桥，可以实现从微米级光纤模场向PIC纳米级波导的转换。
但这同样意味着设计签核边界必须继续扩大。一个光接口是否成立，不能只看单一器件的插损，而需要一直验证到接口、装配乃至整个系统，综合考虑IL、RL、PDL、串扰、温漂、装配偏移，并最终回到眼图、BER以及良率等系统指标。
AI进入EPDA 从“加速仿真”走向STCO
当设计变量和物理场数量持续增加，仅仅把不同仿真工具连接起来还不够。庞大的参数空间，也使传统依赖人工试错和逐点扫描的设计方式越来越难以持续。
因此，芯和正在进一步把AI引入EPDA全流程。
在这一体系中，XAI.Head主智能体可以统一调度器件建模、电磁仿真、系统仿真、多物理场仿真和优化等不同智能体。例如，建模智能体可读取器件Datasheet并自动提取关键参数，形成可直接调用的行为级模型；电磁仿真智能体可自动调用Hermes或AI模型完成目标互连的S参数提取；热仿真智能体则可以调用AI温度场预测能力，对不同功率、Layout和工况进行快速预测。
更重要的是，AI在这里并不取代物理求解器。
在芯和提出的STCO优化思路中，AI负责在巨大设计空间中“找哪里”，通过DoE、代理模型、主动学习以及Bayesian/Pareto优化提高搜索效率；最终候选方案仍然回到电磁、光学、电路、热与应力等物理求解器中复算，检查硬约束、PVT、装配偏差以及模型适用边界，通过验证之后才进入签核。
由此，结构、材料、位置、均衡、激光和冷却等底层设计变量，可以通过各自的物理模型逐层传递到眼图、BER、温升、翘曲、功耗、良率和链路余量等系统指标。优化的对象，也由单一器件或局部参数，真正上升到系统级。
新的十年，可能才刚刚开始
从今年展会现场能够看到一条越来越清晰的技术主线：AI正在把Chip推向System，把电推向光，也在把EDA推向一个新的阶段。
当光通信、半导体、先进封装和电子系统不再是彼此独立的产业环节，设计工具同样不能继续停留在单点和单物理域。未来的EDA，需要理解芯片，也需要理解封装；需要处理电，也需要处理光、热与应力；既要具备物理仿真的精度，又要借助AI面对不断扩大的系统级设计空间。
过去十年，系统级封装不断突破芯片与封装之间的边界。面向AI算力基础设施的新十年，CPO和光电融合正在进一步突破电子与光子、器件与系统之间的边界。
而这，可能才是新一轮系统设计变革真正的开始。
